Architetture SoC Adattive Eterogenee Integrano Interconnessioni Chiplet Standardizzate

Il packaging modulare dei semiconduttori sostituisce sempre più i grandi die monolitici nei settori aerospaziale, difesa, telecomunicazioni e calcolo ad alte prestazioni per gestire la crescente complessità di instradamento e la dissipazione termica. L'integrazione dello standard Universal Chiplet Interconnect Express (UCIe) 1.1 direttamente nelle architetture system-on-chip (SoC) adattive stabilisce un bus agnostico rispetto al fornitore e a bassa latenza tra chiplet co-package.

Architettura di Interconnessione Die-to-Die e Scalabilità della Banda
Il passaggio da interfacce seriali ad alta velocità su circuito stampato a layer fisici die-to-die all'interno del package riduce la capacità parassita, le perdite di inserzione e il consumo energetico. L'implementazione di UCIe 1.1 all'interno delle piattaforme di calcolo adattivo offre connettività a livello fisico supportando fino a quattro collegamenti indipendenti per package standard (UCIe-SP) e fino a due collegamenti per package avanzato (UCIe-AP). Questo supporto a doppia topologia consente di raggiungere una larghezza di banda aggregata all'interno del package nell'ordine dei multi-terabit al secondo, eliminando i colli di bottiglia nel trasferimento dati precedentemente imposti dalle piste serializzate sui circuiti stampati.

Integrazione di Calcolo Eterogeneo e Radiofrequenza
Le applicazioni per front-end a radiofrequenza (RF), il networking ottico co-package e l'accelerazione dell'intelligenza artificiale beneficiano della collocazione congiunta di processi di silicio eterogenei. Le progettazioni monolitiche impongono la fabbricazione di motori di calcolo digitale, convertitori analogico-digitali e circuiti RF sullo stesso nodo di processo, costringendo a compromessi architetturali.

I dispositivi adattivi dedicati integrano convertitori dati RF multicanale, logica programmabile, blocchi di elaborazione numerica dei segnali (DSP) hardware e motori di calcolo AI in grado di erogare fino a 80 TOPS (trilioni di operazioni al secondo). Associando questa architettura a layer fisici conformi a UCIe, i progettisti possono interfacciare front-end analogici di terze parti, circuiti integrati per applicazioni specifiche (ASIC), unità centrali di elaborazione (CPU), processori grafici (GPU) e moduli ottici co-package all'interno di un unico modulo multichip. Tale integrazione riduce i parametri di dimensioni, peso, potenza e costo (SWAP-C), consentendo ai team di ingegneria di riutilizzare blocchi di proprietà intellettuale (IP) di silicio già validati su molteplici cicli di prodotto. La produzione iniziale dei primi chiplet dotati di queste interfacce è prevista per il quarto trimestre del 2027.

Contesto Aggiuntivo
Questa sezione descrive le specifiche tecniche e il benchmarking competitivo non inclusi nell'annuncio originale del prodotto.

L'adozione dello standard aperto UCIe riflette una più ampia migrazione del settore verso ecosistemi chiplet multifornitore, superando standard di interconnessione proprietari come Advanced Interface Bus (AIB). Piattaforme concorrenti di semiconduttori, tra cui la serie Altera Agilex 9 Direct RF, integrano convertitori dati ad alta velocità tramite topologie avanzate di packaging multi-die come Embedded Multi-die Interconnect Bridge (EMIB). Mentre le generazioni precedenti facevano affidamento su protocolli proprietari, la transizione delle architetture programmabili a UCIe 1.1 stabilisce metriche standard di trasferimento dati — come latenze del livello fisico inferiori al nanosecondo, efficienze energetiche sotto 0,5 picojoule per bit e densità di interconnessione perimetrale superiori a centinaia di gigabit al secondo per millimetro —, garantendo l'interoperabilità diretta con chiplet di memoria e acceleratori di terze parti.

A cura di Evgeny Churilov, Induportals Media - Adattato dall'IA.

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