L'impilamento 3D dei chip aumenta la densità delle interconnessioni per l'IA

CEA-Leti ha dimostrato un processo di hybrid bonding die-to-wafer (D2W) con passi di interconnessione fino a 1 μm, mirato a superare i limiti prestazionali degli acceleratori per l'intelligenza artificiale, dei sistemi di calcolo ad alte prestazioni e dei dispositivi di imaging avanzati. I risultati sono stati presentati all'Electronic Components and Technology Conference (ECTC) 2026 di Orlando, Florida, evidenziando i progressi verso una maggiore integrazione verticale nel packaging dei semiconduttori.

Hybrid bonding die-to-wafer per l'integrazione avanzata dei semiconduttori
Poiché la miniaturizzazione dei transistor si avvicina ai propri limiti fisici ed economici, i produttori di semiconduttori stanno adottando sempre più tecnologie avanzate di packaging e integrazione tridimensionale per continuare a migliorare le prestazioni di calcolo. Invece di affidarsi esclusivamente a transistor più piccoli, l'integrazione 3D consente di impilare verticalmente più livelli di dispositivi, riducendo la distanza che i dati devono percorrere tra i componenti.

La dimostrazione di CEA-Leti si è concentrata sull'hybrid bonding die-to-wafer, una tecnica che collega direttamente singoli die a un wafer utilizzando interconnessioni rame-rame ad alta densità. Riducendo il passo delle interconnessioni a 1 μm, la tecnologia aumenta significativamente il numero di connessioni che possono essere integrate in una determinata area.

Per gli acceleratori di IA e i sistemi di calcolo ad alte prestazioni, dove la larghezza di banda della memoria e il trasferimento dei dati rappresentano importanti vincoli prestazionali, l'aumento della densità delle interconnessioni può migliorare la comunicazione tra dispositivi impilati riducendo al contempo il consumo energetico associato al trasferimento dei dati.

Validazione elettrica delle interconnessioni a passo ultrafine
Il team di ricerca ha riportato test elettrici riusciti su strutture contenenti fino a 100.000 collegamenti di interconnessione. Secondo CEA-Leti, i risultati hanno confermato la fattibilità dell'approccio di hybrid bonding per applicazioni che richiedono interconnessioni ad alta densità.

La caratterizzazione elettrica di strutture di test a catena (daisy-chain) ha dimostrato le prestazioni funzionali e i rendimenti attesi per passi compresi tra 5 μm e 2 μm. Anche le strutture da 1 μm hanno funzionato correttamente, sebbene i rendimenti siano stati limitati dalla precisione di allineamento delle apparecchiature di bonding attualmente disponibili.

Questo lavoro rappresenta un passo importante verso l'aumento della densità delle interconnessioni verticali nei sistemi a semiconduttore, dove le tecnologie convenzionali di interconnessione a livello di package potrebbero diventare un fattore limitante.

Sfide di allineamento e ricostruzione del wafer
Il raggiungimento di un passo di 1 μm ha richiesto la risoluzione di due principali sfide produttive: la precisione di allineamento e la planarizzazione della superficie.

La principale difficoltà tecnica consisteva nel posizionare i die con sufficiente accuratezza durante il processo di bonding. A dimensioni submicrometriche, anche minime deviazioni di allineamento possono influire sulla connettività elettrica e sul rendimento produttivo.

Il processo ha inoltre richiesto la ricostruzione del wafer mediante una tecnica di riempimento degli spazi tra i die (Inter-Die Gap Filling, IDGF). Questa fase riempie gli spazi tra die adiacenti prima della formazione di ulteriori strutture di interconnessione verticale. Per supportare le fasi successive del processo, i ricercatori hanno ottimizzato la planarizzazione chimico-meccanica (CMP) al fine di ottenere la planarità superficiale necessaria per un hybrid bonding affidabile e per interconnessioni verticali ad alte prestazioni.

Questi miglioramenti di processo sono destinati a supportare future architetture multi-die con configurazioni di impilamento sempre più dense.




Integrazione con tecnologie TSV e Through-Oxide Via
La tecnologia D2W dimostrata fa parte di una più ampia roadmap per l'integrazione dei semiconduttori che include Through-Silicon Via ad alta densità (HD TSV) e Through-Oxide Via (TOV).

I TSV forniscono percorsi elettrici verticali attraverso i substrati di silicio, mentre i TOV consentono il routing elettrico attraverso gli strati di ossido. Combinati con il riempimento degli spazi tra i die, questi elementi consentono la ricostruzione del wafer e l'integrazione di più die con funzioni differenti all'interno di un unico package impilato.

Tali architetture stanno diventando sempre più importanti nei sistemi avanzati di IA, nei sensori di immagine e nelle piattaforme di calcolo eterogeneo, dove processori, memorie e acceleratori specializzati devono scambiare grandi quantità di dati con una latenza minima.

La possibilità di combinare approcci di integrazione die-to-wafer (D2W) e wafer-to-wafer (W2W) potrebbe inoltre offrire una maggiore flessibilità nel bilanciamento tra prestazioni, rendimento produttivo e costi di produzione.

Roadmap verso l'interconnessione submicrometrica
CEA-Leti ha indicato che l'attuale dimostrazione rappresenta una piattaforma di prova concettuale intermedia per sviluppi futuri.

La prossima fase della ricerca si concentrerà sull'integrazione del bonding D2W con le tecnologie HD TSV e TOV, avanzando verso un obiettivo di passo pari a 0,5 μm. Secondo i ricercatori, future apparecchiature di bonding con capacità di allineamento di circa 0,5 μm (3σ) dovrebbero migliorare significativamente i rendimenti a queste dimensioni.

Una ulteriore riduzione del passo potrebbe consentire densità di interconnessione notevolmente superiori, supportando le crescenti esigenze di larghezza di banda degli acceleratori di IA di nuova generazione e dei sensori di immagine CMOS avanzati.

La ricerca è stata condotta nell'ambito della FAMES Pilot Line e del progetto ANR NextGen all'interno dell'iniziativa France 2030. Le attività correlate su riempimento degli spazi tra i die, Through-Oxide Via e Through-Silicon Via ad alta densità hanno ricevuto il supporto di IRT Nanoelec.

Contesto aggiuntivo
Questa sezione descrive specifiche tecniche e confronti competitivi non inclusi nel comunicato stampa originale.

La corsa all'aumento della densità delle interconnessioni è diventata uno dei principali obiettivi del packaging avanzato dei semiconduttori. Tra le tecnologie comparabili figurano SoIC (System on Integrated Chips) di TSMC, Foveros di Intel, X-Cube di Samsung e le tecnologie di hybrid bonding sviluppate da imec e da altre organizzazioni di ricerca nel settore dei semiconduttori.

Le attuali tecnologie di hybrid bonding operano comunemente nell'intervallo dei pochi micrometri, rendendo il raggiungimento di un passo di 1 μm nel bonding die-to-wafer un traguardo significativo per la scalabilità delle interconnessioni verticali. Poiché le architetture hardware per l'intelligenza artificiale si affidano sempre più ai chiplet e all'integrazione eterogenea anziché alla tradizionale scalabilità monolitica, le tecnologie che consentono interconnessioni verticali più dense stanno diventando componenti essenziali della catena di fornitura dei semiconduttori. I miglioramenti nella densità delle interconnessioni possono aumentare la larghezza di banda per unità di area riducendo al contempo l'energia necessaria per la comunicazione, due parametri sempre più importanti per acceleratori di IA, piattaforme di calcolo ad alte prestazioni e sistemi di imaging avanzati.

Edito da Aishwarya Mambet, redattrice di Induportals, con il supporto dell’IA.

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